学习Verilog的三个阶段 转发
最后一个阶段：放弃Verilog。随着新材料的出现，芯片设计制造流程会发生根本变化，基于HDL的设计方法学会被颠覆，甚至基于fabless-foundry的产业格局也不复存在。Verilog不是从来就有的，也必将随着历史的发展而消亡。未来是人工智能的天下。倒数第二个阶段：替代Verilog。十年前发布的IEEE 1364 2009，Verillog已经与SV统一到一个标准了。工程实践中，做验证的大多是SystemVerilog，SystemC，C++,单纯基于Verilog的验证环境越来越不够fashion。做设计的也开始使用SV，各大主流EDA工具已经全面支持SV在设计中的使用。于此同时，还在使用Verilog做设计的项目中，也在大量使用基于模板的代码生成技术，基于perl，python的技术在一线大厂很常见。回到最初的开始：学习Verilog。从硬件电路开始，建模，描述连接，实现接口和模块，封装IP，搭建SoC。封装，重用，抽象。不停地借鉴各种软件开发的思想，不断地在工程实践中增添新的特性，慢慢地走向被替代，被放弃。
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