Verilog HDL仿真激励
在Verilog HDL中，激励（Stimulus）是指测试电路时输入的一系列事件或者变化。激励通常用于仿真以验证电路的行为是否符合设计要求。在仿真中，通常使用仿真工具（如ModelSim或者Questa）来生成和应用激励。以下是一个简单的Verilog代码示例，它定义了一个计数器，并在仿真中使用了一个简单的激励来测试计数器的功能：
module counter(input clk, input reset, output reg q);
always @(posedge clk) begin
if (reset)
q <= 0;
else
q <= q + 1;
end
endmodule
在仿真环境中，你可以编写测试波形（Stimulus）来驱动输入信号，例如：
`timescale 1ns/1ps
module counter_tb;
reg clk;
reg reset;
wire q;
parameter CYCLE = 10;
counter uut(
.clk(clk),
.reset(reset),
.q(q)
);
initial begin
clk = 0;
reset = 1;
# CYCLE reset = 0;
end
always # (CYCLE/2) clk = ~clk;
endmodule
在这个测试模块中，initial块在0时间单位处将reset信号置为1，并在10个时间单位处将reset信号置为0。always块每5个时间单位周期性地改变clk的值。这些激励定义了输入信号的行为，并在仿真中验证电路的响应。
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