gaochy1126
发表于 2025-7-30 09:50
怎样用VHDL写TESTBENCH
tabmone
发表于 2025-7-30 10:03
谢谢你共享的资料
louliana
发表于 2025-7-30 10:03
谢谢你共享的资料!!
jonas222
发表于 2025-7-30 10:03
谢谢lz分享，很有用
everyrobin
发表于 2025-7-30 10:03
资料的确是很全面
wilhelmina2
发表于 2025-7-30 10:04
谢谢lz分享，很有用
cashrwood
发表于 2025-7-30 10:04
这些资料太全了！！！
mnynt121
发表于 2025-7-30 10:04
共享的资料比较详细谢谢
yeates333
发表于 2025-7-30 10:04
楼主好人，资料很好。谢谢楼主！
kmzuaz
发表于 2025-7-30 10:05
楼主好人，资料很好。谢谢楼主！
plsbackup
发表于 2025-7-30 10:05
资料够全的，多谢分享
jimmhu
发表于 2025-7-30 10:05
有时间需要好好看看 不错
gaochy1126
发表于 2025-7-30 12:51
tabmone 发表于 2025-7-30 10:03
谢谢你共享的资料
-- 文件名: tb_module.vhd
-- 功能: 测试目标模块(dut)的Testbench
gaochy1126
发表于 2025-7-30 12:51
plsbackup 发表于 2025-7-30 10:05
资料够全的，多谢分享
使用process和wait语句生成固定频率时钟
gaochy1126
发表于 2025-7-30 12:51
kmzuaz 发表于 2025-7-30 10:05
楼主好人，资料很好。谢谢楼主！
使用EDA工具（如ModelSim）加载Testbench，观察波形验证逻辑
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gaochy1126
发表于 2025-7-30 12:51
mnynt121 发表于 2025-7-30 10:04
共享的资料比较详细谢谢
在check_output过程中添加断言
gaochy1126
发表于 2025-7-30 12:51
如何在Testbench中集成覆盖率分析？
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