如何用原理图设计方法给各个输入付初值~
2017-4-13 18:53
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用verilog 写 u（k）=u（k-1）+error 怎么写
2017-1-13 15:20
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2016-11-7 11:13
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求助~~~~~~~~~板子时钟调试出现问题
2016-10-8 13:58
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自己做了个FPGA板子 调试的时候发现了一些问题
2016-10-10 12:56
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关于IP核的LPM-add_sub 模块的设置问题，求解答~
2017-1-13 15:32
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