电容电阻的杰作（创意之作！）
2012-6-7 14:59
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so good!!!!!
LUT4如何实现一个16位的SRL
2013-1-24 09:07
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以前做过一个项目两者综合出来的网表进行par后的结果相差很大，synplify好很多，感觉xst做得挺差的 ...
版主招聘
2011-9-7 09:09
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做FPGA的有这么清闲来天天上网批阅帖子？
FPGA和ASIC的区别是什么？-免费视频培训
2011-6-13 13:35
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帮顶
帮我设计一个FIR,我出钱
2011-4-26 21:26
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4# AutoESL 高层次综合自动化程度还是蛮不错的
V6上的DSP最高频率和乘法的位宽有关吗
2011-4-26 21:47
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7# AutoESL 这个很正常，因为每个DSP48都是个硬核，25X18是做死了的
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