【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑
2024-2-6 19:21
- FPGA论坛
- 530
- 61855
......
史上最强FPGA资源帖
2018-3-7 20:22
- FPGA论坛
- 66
- 78206
mark
请教一个RapidIO消息传输的问题
2015-6-28 20:56
- FPGA论坛
- 1
- 1074
那个分包定长的限制只是针对除最后一个报文以外的包 最后一个包 只要不超过限定的长度即可，建议看下rapdi ...
关于Quartus在IP核方面的问题
2018-9-23 21:25
- FPGA论坛
- 3
- 2812
是不是可以设置双口ram，然后分别设置两个端口的位宽，比如a口设为8位的，作为输入口，b口设成串行的作为输 ...
举例说明VHDL中关于变量和信号的赋值、if语句的描述方法
2015-9-25 09:16
- FPGA论坛
- 14
- 5718
实际写的过程中还真这么写过 找了一阵子 早点看到就好了
请教大家一个很奇怪的现象
2014-10-23 10:44
- FPGA论坛
- 16
- 1616
注释掉 rstN
坑人的Vivado！！！
2019-12-2 09:18
- FPGA论坛
- 5
- 2096
我们这儿的技术支持一个劲的夸奖 vivado多好，，反正新手，用起来太费力。。看个错误都不是很能懂，，哎 还 ...
千兆以太网与SRIO的桥接器
2014-7-10 20:29
- FPGA论坛
- 8
- 2204
放到软核里 你是指cpu么？我没有直接裸的srio对内逻辑接口，自己写个分片 重组然后送以太网 ...
我弄过Altera的以太网和rapidIO的桥接，，不过只实现了11类报文的传输，，自主实现逻辑层的应答，，难点在 ...
请问quartus13这个版本下则么使用vmf文件仿真？
2014-6-21 21:59
- FPGA论坛
- 3
- 2305
10.0以后的版本就不支持波形激励了，貌似，，都是用modelsim仿真
3个if then 连续 执行顺序是怎么样的啊
2014-5-27 21:05
- FPGA论坛
- 3
- 1473
我觉得你至少把时钟信号的频率给出来啊，要不怎么算
在没有源工程的情况下如何烧写nios 程序？？？？
2016-11-12 20:53
- FPGA论坛
- 5
- 1705
是不是只要elf，或者比特文件就可以了
我的wr clk怎么产生
2014-5-28 12:12
- FPGA论坛
- 2
- 1217
我也不是很懂，但好像要uart的波特率吧，根据这个定fifo的写时钟
请教一个奇怪的问题
2014-5-29 16:31
- FPGA论坛
- 8
- 1570
楼主还是受c影响啊，建议多看会儿书，看看就明白了，，，最直接的方法就是仿真，明白清楚 ...
《时序约束用户指南》：如何约束设计的概念信息
2014-1-6 18:14
- EDA 技术
- 8
- 2049
好东西。。。中文的就更好了
FIFO高速写低速读的问题
2013-12-8 16:36
- EDA 技术
- 4
- 1446
一定要不停的写，肯定一处，如果不是判空满标准再决定是否写
大家看看由猴哥带大家做点项目如何？
2016-6-25 16:42
- FPGA论坛
- 59
- 9578
我也想添一块砖角，，，猴哥猴哥
建立时间和保持时间的值大小固定吗？
2015-1-13 17:37
- FPGA论坛
- 9
- 2820
书上说建立时间和保持时间是器件的固有属性，是不是可以理解为：某个特定器件的建立保持时间为某一个特定的 ...
小白的问题 qsf 管脚分配
2016-9-8 20:32
- FPGA论坛
- 2
- 737
问题找到了 是在分配数据总线时 将数据每一位的名称中的方括号用成了圆括号 如 set_location_assignmen ...
在设置管脚分配的时候遇到了一问题，， 就是部分的信号在qsf设定管脚后 编译完 ，quartus会自动给顶层的部 ...
2
3
近期访客