【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑
2024-2-6 19:21
- FPGA论坛
- 530
- 57439
......
史上最强FPGA资源帖
2018-3-7 20:22
- FPGA论坛
- 66
- 77481
mark
小白的问题 qsf 管脚分配
2016-9-8 20:32
- FPGA论坛
- 2
- 661
问题找到了 是在分配数据总线时 将数据每一位的名称中的方括号用成了圆括号 如 set_location_assignmen ...
在设置管脚分配的时候遇到了一问题，， 就是部分的信号在qsf设定管脚后 编译完 ，quartus会自动给顶层的部 ...
请教一个RapidIO消息传输的问题
2015-6-28 20:56
- FPGA论坛
- 1
- 973
关于Quartus在IP核方面的问题
2018-9-23 21:25
- FPGA论坛
- 3
- 2568
举例说明VHDL中关于变量和信号的赋值、if语句的描述方法
2015-9-25 09:16
- FPGA论坛
- 14
- 5292
坑人的Vivado！！！
2019-12-2 09:18
- FPGA论坛
- 5
- 1865
千兆以太网与SRIO的桥接器
2014-7-10 20:29
- FPGA论坛
- 8
- 2003
请问quartus13这个版本下则么使用vmf文件仿真？
2014-6-21 21:59
- FPGA论坛
- 3
- 2140
3个if then 连续 执行顺序是怎么样的啊
2014-5-27 21:05
- FPGA论坛
- 3
- 1325
在没有源工程的情况下如何烧写nios 程序？？？？
2016-11-12 20:53
- FPGA论坛
- 5
- 1525
我的wr clk怎么产生
2014-5-28 12:12
- FPGA论坛
- 2
- 1083
请教一个奇怪的问题
2014-5-29 16:31
- FPGA论坛
- 8
- 1421
《时序约束用户指南》：如何约束设计的概念信息
2014-1-6 18:14
- EDA 技术
- 8
- 1604
FIFO高速写低速读的问题
2013-12-8 16:36
- EDA 技术
- 4
- 1187
大家看看由猴哥带大家做点项目如何？
2016-6-25 16:42
- FPGA论坛
- 59
- 8682
请教大家一个很奇怪的现象
2014-10-23 10:44
- FPGA论坛
- 16
- 1447
建立时间和保持时间的值大小固定吗？
2015-1-13 17:37
- FPGA论坛
- 9
- 2581
2
3
近期访客