HuaWei Verilog 约束
2024-5-23 18:19
- FPGA论坛
- 36
- 17124
学习学习
Verilog HDL 在Quartus13综合后，AS模式固化后执行异常
2022-6-19 23:20
- FPGA论坛
- 2
- 2499
把signaltap一起编译到固化程序里去，AS 加载程序后仍然可以用JTAG 跟踪波形，我感觉还是程序的稳定性哪里 ...
包含5款ALTERA FPGA开发板原理图合集
2024-2-13 10:30
- FPGA论坛
- 82
- 14881
mark
FPGA通过高速串行接口与SFP光口通信悬尝。
2022-2-24 16:32
- FPGA论坛
- 8
- 2876
altera的FPGA。ARRIA 10系列。
altera的，ARRIA 10芯片，quartus.
费用不多，预算5000元。会的估计半天，不会的也别费那个劲。主要是把收发数据部分的程序写通。详情看看http ...
2分钟程序求助
2021-12-9 10:03
- FPGA论坛
- 3
- 3244
cyclone V 的LVDS接收数据不稳问题，求解答
2021-8-27 20:43
- FPGA论坛
- 0
- 6623
产生振荡的原因是什么？
2021-8-14 17:50
- 模拟技术论坛
- 5
- 6476
AD9642与altera FPGA的时序处理
2019-7-8 09:45
- FPGA论坛
- 3
- 1145
AD19发布了，大家来尝鲜吧
2024-5-16 08:46
- PCB技术
- 89
- 13739
ADC采集 频率高了看不到波形
2018-11-2 22:55
- FPGA论坛
- 12
- 2165
找FPGA技术高手合作
2018-11-1 14:22
- FPGA论坛
- 11
- 2047
88E1111的RX_CLK没有输出的问题
2017-10-14 18:32
- FPGA论坛
- 8
- 3930
2
3
近期访客