有人用LATTICE的ISPLEVER吗
2021-10-15 11:33
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win7 64 支持
verilog初始化问题
2014-7-11 12:00
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你看一下综合的电路图，是不是吧rst当做时钟用了
Spartan 3E的HSWAP管脚的用法及意义
2014-7-7 21:52
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看看手册，里面说了
一个很基础的关于reg存储器的问题
2014-6-29 10:57
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这个问题主要看你用的片子，还有综合器的设置。有的软件可以将多维向量综合为存储器，有的只能综合为reg阵 ...
关于编码规范里不允许用锁存器
2014-6-30 18:28
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latch会产生时序问题，最好不要用latch
CPLD/FPGA上电初始时IO口的状态是怎么样的
2014-6-29 09:47
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在上电或者配置阶段，xilinx的FPGA是可以控制所有IO的上下拉状态的。HSWAPEN就可以控制。 ...
关于Xilixn V6 调试DDR3的Slack 为负数的解决办法，一起讨论
2014-6-26 09:03
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你可以把时序出问题的关键路径信息贴出来看看
Xilinx 高有效复位 or 低有效复位？
2014-6-28 20:10
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xilinx的FPGA的FF都是高复位，所以，最好使用高复位设计
问一个基础问题，关于reg
2014-6-11 14:23
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基础语法
串口通信的大家走一走瞧一瞧哈，及需解决
2014-6-3 08:48
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picoblaze不算ip核，他是提供源代码的，可以直接修改
是的，fifo深度很浅，为的是减少逻辑占用。可以手动把fifo改一下
xilinx picoblaze 中就有uart的程序
如何使用xilinx的MIG
2014-5-30 22:13
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还是要多看看ug，这个是最重要的，配合仿真调试
最好看看ip中的example design
xilinx的iMPACT 工具软件可单独下载安装吗？？？
2018-4-24 10:41
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我之前的经验，下载需要把整个ise的安装包都下下来，可以单独安装impact软件 ...
quartussII 时序仿真出错
2014-7-2 14:13
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错误信息的内容，应该是找不到SDF文件
verilog能生产这么快速执行的代码么
2014-6-6 15:02
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你的意思是不是频率太高了，导致时序不满足了
感谢kaiseradler，帮我解决了spartan6的配置问题，与诸位分享
2015-12-17 10:03
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你好，你很棒
请教大家，cylone4的芯片最高可以倍频到多少频率？
2014-5-7 12:42
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没错，频率上升到一定数值之后，只能走局部走线，用于接口部分
SPARTAN6 pll 可以输出的最大频率 1080MHz
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