用mig生成DDR3控制器，运行example design 跑仿真出错，求助！
2014-11-24 20:53
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你不要修改ddr3_model_parameters.vh里面的内容，它里面有很多宏定义，根据你选择的ddr3芯片选择你的宏定义 ...
我觉得是xilinx的example design的书写错误，端口映射搞错了，这个可以手动修改。我在ise中跑的时候，这 ...
# Region: /sim_tb_top/mem_rnk[0]/gen_mem[5]/u_comp_ddr3
# ** Warning: (vsim-3015) mig_7serie ...
菜鸟再求助
2013-10-15 15:09
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我建议你用modelsim仿真一下，初学者最好是边仿真边学习，这样提高很快的
新手代码求助
2013-10-14 21:19
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{}是拼接符号，意思是把几个二进制的数按高低位拼在一起。我建议你仿真一下，这应该是数字电路里最简单的表 ...
ina+inb+cin的值赋给sum，然后他们的进位赋给cout
这句话对了
没有循环
cyclone iv h264解决方案方案
2013-10-12 21:08
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h264不好做，ip肯定很贵啊，并且在FPGA上做并不容易
FPGA控制AD采样数据DDR3存储后出现毛刺的问题
2013-10-12 16:09
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恭喜你，planahead的确挺好用的，请问你用的是区域约束解决的问题?
从AD到DA，数据通路经过的环节很多。我建议
1.先屏蔽掉DDR3 SDRAM，将AD的数据直接输出，看看是否有毛刺
如 ...
Node<a> of sequential type is unconnected in blockA
2013-10-11 22:35
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上代码吧
关于用的FPGA做位同步时钟提取问题，求大神进来指导！
2013-10-15 16:12
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补充一句
cyclone ii的lvds最高速率只有800多MBps，可以用外部serdes芯片+低端FPGA的方法解串高速数据 ...
你好，h
很多年前我用过Cii的器件，那时候做过一些LVDS的设计。你可以看一下AN479，里面介绍了LVDS解串的 ...
如果你的FPGA够高端的话，可以用GTP GTX硬核做解串。
低端的FPGA可以用逻辑搭建数据恢复电路，xilinx有一份 ...
MicroBlaze串口只能收发16字节？
2013-10-14 10:01
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microblaze没做过，我猜测uart的外设应该是有深度的，照你的测试来看，深度应该是16 ...
自定义ram问题
2014-9-12 11:24
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习惯了也就不麻烦吧，我习惯xilinx的器件，用coregen生成一个ram核就好了。
而且ram是有很多种类的，不同 ...
我建议你用ip生成一个ram，然后例化到你的代码中
xilinx FPGA 串口设计笔记
2013-10-14 10:05
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写的挺好，看来是楼主自己亲身做过的项目。
xilinx的picoblaze中带有一份串口的设计，用的是lut ff这类底层 ...
探讨几个基本的问题
2013-10-13 19:40
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我一般都是用独立的modelsim，模块写好之后，先用modelsim仿真一下。用quartus调用modelsim的话，还要建立 ...
用XC9536中，宏单元不够，而寄存器还有好多，有没有办法通过约束来完成FIT
2013-10-10 14:30
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建议你优化逻辑吧
quartus12.0+modelsim仿真+testbench编写 求解惑……
2013-10-10 14:28
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我用xilinx比较多，很多生成的ip中带有testbench，是一个非常好的学习例子
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