RGMII接口的误码率问题
2010-6-19 11:48
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不知道楼主解决问题没有，以我的经验，如果自环测试正常，可能还是和逻辑关系大一点，不知道你的时钟方案和 ...
可能是由两块盘的时钟不同源造成的，需要在设计中考虑跨时钟域的处理
开贴,讲哪些人适合做FPGA
2012-3-1 21:50
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继续回73楼，如果觉得布线结果涉及你们公司机密的话，大概说说你的设计里面时钟的fanout和对底层资源规划使 ...
回73楼，资源用89%不能说明你的200M时钟这一部分的逻辑复杂，对于厂商提供的最大时钟能力我一直有点怀疑， ...
对楼主说的深度怀疑，s3上能跑200M，除非是逻辑非常简单，至于v5没有必要在内部跑到600M，估计它也跑不到那 ...
请教版主一个问题
2010-5-1 14:00
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恕我孤陋寡闻了，呵呵，做NIOS倒是可以看出atera的野心和台积电的能力，不过它的推广还有很长的路走，要靠L ...
军工产品不太可能用NIOS，Vxworks和一些定制系统比较多，现在用FPGA最多的是通信行业，华为和中兴分别是alt ...
最近项目中遇到的dcfifo的问题，和大家分享一下！
2010-4-21 10:30
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可能是由于33M和50M不同源造成的，建议检查代码里跨时钟域处理部分有无问题 ...
哪个型号的FPGA比较适合？
2010-4-21 10:13
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arria听代理说就是S系列换了个马甲便宜卖，你可以查下资料看看能不能满足你的要求，比S便宜一半还多 ...
V5或V6不带T的，S4的低端也可以
virtex-5 SXT系列芯片只有BGA封装码？
2010-4-22 18:04
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virtex-5 SXT 主要用于需要高速serdes的应用，只能用BGA封装
有没有人和我讨论 双口RAM 和 FIFO？？
2012-3-7 14:56
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就我的理解，DRAM和FIFO的功能差不多，都是用来缓存数据，不同之处在于FIFO的输出有一定顺序，即先入先出， ...
modelsim测试文件，哪位高人能帮我加个注释！
2012-12-10 21:47
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counter #(5,10) dut (count,clk,rst)里#后面是参数定义，看一下模块的说明文档或源码就知道是对里面的那个 ...
verilog模块例化时，语法问题？
2010-4-20 17:07
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定义模块内部参数，你看一下调用模块的源码就知道了
请教FPGA的硬件设计问题，谢谢
2010-4-24 17:51
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串个电阻就行
FPGA大数据量传输（800mbit/s）时管脚如何分配
2010-7-25 10:29
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所谓那些bank适合干什么是由不同厂家芯片的内部结构决定的，即数据流是从上而下或者是从左向右，如果数据的 ...
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