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同一时钟下模块之间数据传输.同步问题

2012-11-16 22:05

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对于第二个问题我在一般的时序图上看到比如使能en或者rst等信号，都会在clk上升沿之前assert或者de-asser ...

小弟在http://blog.sina.com.cn/s/blog_aec06aac01011zgm.html 中看了关于降低亚稳态的方法，突然有个问题 ...

FPGA基础-定点小数运算

2012-11-12 14:46

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