如何将自己写的VHDL/verilog模块封装成IP核?
2012-12-6 21:31
- FPGA论坛
- 2
- 2246
按照以下方法:把综合选项里的“Add I/O Buffers”去掉,综合,生成的ngc网表再加上你自己做的一个wrapper ...
周年庆有礼答谢活动发奖了!
2011-12-8 13:48
- FPGA论坛
- 28
- 2742
Rocket I/O仿真问题
2011-11-7 21:21
- FPGA论坛
- 19
- 7859
ADC/DAC 应用设计宝典——电子工程师必备(完全免费)
2012-3-19 15:31
- FPGA论坛
- 20
- 7772
庆祝新开版,分享一份FPGA工程师面试试题集锦
2011-7-22 14:54
- FPGA论坛
- 102
- 12072
2
3
近期访客