晒晒新做的CYCLONE IV核心板 EP4CE15 共享原理图和测试程序
2024-11-25 14:27
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正好想学习CYCLONE IV的原理图。
调用了cyc4内部乘法器，怎么内部乘法器使用率还是0%啊？
2014-6-26 10:09
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应该是自动调用的。
有一种情况是乘法的结果没有被使用，综合的时候忽略了。相关源代码贴出来啊 ...
有ALTERA RapidIO经验的高手请进
2019-5-9 19:01
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能，我现在做的产品已经实现了
还是自己回复吧。
就是drbell_s_chipselect和drbell_s_write（或者drbell_s_drbell_s_read）必须全拉高才能 ...
不知为何,从上电开始，还没有进行任何操作，drbell_waitrequest信号始终为高。这个状态实在SignalTap里看见 ...
FPGA使用资源问题？
2013-8-9 15:16
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添加时序约束的技巧分析
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实际功耗大于datasheet上标注值
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