Xilinx DDR3控制器接口带宽利用率测试(二）
2024-12-3 10:48
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还有同行愿意指教的吗？
这个带宽利用率接近100%很吸引人，可是我没有理解楼主的意思。
如果仅仅使用两个bank，向里面写数，过一 ...
运放
2024-6-7 15:34
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当9和10脚有压差，CE输出应该是+5或-5V。图中的运放如果是理想运放应该没有问题，所以要看看运放是不是电压 ...
VIVADO BRAM_SDP_MACRO宏中参数INIT_FILE
2024-6-6 09:01
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再进一步验证，只要把初始化文件拷贝到timing\xsim\目录下，时序仿真INIT_FILE有效。
我的个神呐，这个INIT ...
进一步验证：INIT_FILE参数对功能仿真有效，对时序仿真无效。
INIT_FILE参数输入绝对路径时可以进行行为仿真，但是不能生成到bitstream里，在ILA中看到的还是未初始化的 ...
应用cordic算法实现atan2功能的VHDL代码
2023-3-2 12:06
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关于XILINX的BRAM_SDP_MACRO参数INIT_FILE的疑问
2022-11-5 13:28
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较真时刻----差分放大器的输入阻抗是多少？
2021-6-4 16:02
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玩转VHDL018-仿真结果写入文件
2021-5-20 13:42
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玩转VHDL-026 开平方
2021-4-8 10:46
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玩转VHDL-025 字符串转换为std_logic_vector输出
2021-3-8 12:25
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一个数组赋值给另外一个数组
2020-8-1 09:53
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玩转VHDL-024 至简HDB3编码
2020-7-29 16:25
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玩转VHDL-022 差分Manchester编码
2019-10-26 10:46
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帮帮我看看哪里出问题了。达不到预期效果，我是个新手
2019-5-23 10:17
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玩转VHDL-004除法器-附函数解读
2019-1-31 22:52
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