寄存器到寄存器：
     这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。 由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。 还可以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。

寄存器到输出：
      这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。 约束的名称： output delay,            约束条件的影响主要有3个因素：外部芯片的Tsu，电路板上信号延迟Tpd，时钟延迟Tclk.  Tsu的参数通常需要查外部芯片的数据手册。 计算公式：output delay = Tsu+Tpd-Tclk.         例如：系统时钟100MHz,  电路板上最大延迟2ns, 时钟最大延迟 1.7ns, Tsu 1ns, 输出延迟的值： max output delay = 1+2-1.7=1.3ns .  这个参数的含义是指 让FPGA的设计工具把最后一级寄存器到输出端口之间的路径延迟（包括门延迟和线延迟）控制在 10ns-1.3ns=8.7ns 以内。

从输入端口到输出端口：
    这种路径是指组合逻辑的延迟，指信号从输入到输出没有经过任何寄存器。给这种路径加约束条件，需要虚拟一个时钟，然后通过约束来指定哪些路径是要受该虚拟时钟的约束。 在Synplifypro和Precision中都有相应的约束来处理这种路径。

在SDC格式中，创建时钟的命令 create_clock, 后面要带3个参数：name ,period, waveform.  name的含义是指创建这个时钟约束的名字，而不是时钟本身的名字。 要把这个约束和时钟信号关联起来，还需要在后面加些东西。 period的单位缺省是ns. waveform是用来指定占空比。 除了这三个参数以外，常常还要加 get_ports的命令，来指定时钟的输入端口。 下面的例子是一个较为完整的设定时钟的例子：
            create_clock  -name clk1  -period 10.000 –waveform { 2.000 8.000 } [get_ports sysclk]
                这个例子表示，有一个clk1的约束，在这个约束中设定了时钟的周期为10ns, 占空比为2ns低电平，8ns高电平。 这个叫做clk1的约束是针对sysclk这个端口的。
   如果是利用内部锁相环分频出来很多其他时钟的约束，可以不再另外施加其他约束，逻辑综合器和布线器都能根据锁相环的参数自动计算。  如果是利用内部的逻辑单元分频出来的信号，则必须利用get_registers指定分频的寄存器名。 例如上例：
         create_clock  -name clk1  -period 10.000 –waveform { 2.000 8.000 } [get_registers cnt_clk].
          对于逻辑单元分频的时钟信号，也可以采用命令create_generated_clock会更加精确。举例如下：
         create_generated_clk -name clk2 -source [getports sysclk] -div 4 [get_registers  cnt_clk]
            这个约束命令描述了 一个clk2的约束，约束的对象是由sysclk分频4次得到的时钟，这个时钟是由cnt_clk这个寄存器产生的。

在高速的系统中，对时钟的描述可能会要求的更多，更加细致。 例如，会要求对时钟的抖动和时钟的延迟进行描述。 在SDC的文件格式中，可以通过两个命令来描述：set_clock_uncertainty 和 set_clock_latency 来设定。
    时钟的延迟相对来讲比较简单。延迟一般分为外部延迟和内部时钟线网的延迟。 通常在约束时只对外部延迟做约束，在set_clock_latency的命令后带 -source的参数就可以了。 例如：
       set_clock_latency -source 2  [get_clocks {clk_in} ]
    时钟的抖动要稍微复杂一些。因为这个值不但会影响到对Tsu的分析，也会影响到对Thold的分析。 因此，采用set_clock_uncertainty的参数要多一些。 如果要理解这个命令对系统时序分析的影响，就需要对altera的延时计算的概念需要做更多的说明。 
对于set_clock_uncertainty的情况，就稍微复杂一些。 因为set_clock_uncertainty的值既影响建立时间的计算，也影响保持时间的计算，因此，需要在设定时分别指明：
           set_clock_undertainty –setup 0.500 –from clkA –to clkA
        set_clock_uncertainty –hold 0.300 –from clkA –to clkA

     前面的内容里面提供了计算输入输出延迟的计算方法。输出延迟的命令是set_output_delay. 有几个参数要加：参考时钟，最大最小值，和端口的名称。如下面的例子中描述。   
    set_output_delay -clock CLK -max 1.200  [get_ports OUT]
        set_output_delay -clock CLK -min 0.800 [get_ports OUT]
  输入延迟的命令很类似：
    set_input_delay -clock CLK -max 2.000         [get_ports IN]
       set_input_delay -clock CLK -min 1.600         [get_ports IN]
对一些特殊的设计要求，例如不关心的数据传递路径和多拍的路径，还需要增加false path 和 Multicycle的设定。
这两个约束比较简单，容易设定，但是非常关键。 如果设定的不好，系统性能会大打折扣。
   false path是指在时序分析中不考虑其延迟计算的路径。例如有些跨越时钟域的电路等。 设定的方法：
        set_false_path -from [get_clocks clkA] -to [get_clocks clkB]
                set_false_path -from  regA -to  regB
     第一条命令是设定了从时钟域clkA到时钟域clkB的所有路径都为false path.
   第二条命令设定了从 regA到regB的路径为false path.  这两种路径在做时序分析时都会被忽略。

multicycle的设定和false path的设定方法差不多。

    为了让逻辑综合器和布局布线器能够根据时序的约束条件找到真正需要优化的路径，我们还需要对时序报告进行分析，结合逻辑综合器的时序报告，布线器的时序报告，通过分析，可以看出是否芯片的潜能已经被完全挖掘出来。 关于如何看时序分析报告，如果有机会，也可以专门搞个讲座进行详细的讲解。