三星Exynos 4412（S5E4412）PCB LAYOUT设计工艺建议-夜猫PCB工作室

 

三星4核的A9架构CPU Exynos 4212(也称S5E4412) 已经发布了很久了。但是国内一直迟迟没有产品做出来。在12年5月份的时候我们工作室接到了国外第一个S5E4412  POP 封装的方案板子开始设计。目前为止已经半年了，国内公司才开始做这个CPU 。最近有不少网友在互联网及加我们客服询问S5E4412 PCB设计工艺问题。今天抽空写一份S5E4412的PCB设计工艺，大家可以看看。讨论一下。

 

首先要了解一下 S5E4412  有两种封装，分别是POP封装和SCP封装

 

                              POP封装芯片图

 

                      SCP封装芯片图

 

SCP封装 是属于大封装，焊盘引脚间距为0.65MM 。这个封装设计比较简单。跟A8的S5PV210  CPU 工艺完成一样。这里就不写了。大家可以看下面的S5PV210 PCB设计工艺建议。

S5PV210 PCB layout设计工艺建议---夜猫PCB工作室http://blog.sina.com.cn/s/blog_6879ccd901013vi8.html

 

POP封装 是属于小封装 焊盘引脚间距只有 0.4 MM 。这个工艺难倒了不少英雄好汉。我们工作室已经设计了不少这个封装的板子了实际上8层盲孔埋孔就可以了设计了。目前看到有几家开发板厂家已经有看到这个板子在卖了，不过应该是PCB设计能力有限，大多都是采用10层或者10层以上工艺进行设计，层数越多成本就越高。这样显然不符合量产的公司。

 

下面写一下8层设计采用的工艺

 

过孔主要有两种方案：

方案1：1-3层 采用4/8MIL 的激光孔    3-6层采用8/16 MIL的机械孔    6-8层采用4/8MIL 的激光孔

方案2：1-2层  2-3层   6-7层  7-8层  采用4/8MIL 的激光孔     3-6层 采用8/16 MIL的机械孔

 

因为两个激光孔不能重叠，过孔要错开。显然方案1 相对好设计。方案2非常难设计，如果CPU 出的线比较少的板子可以用方案2进行设计。 线多只能采用方案1设计。

 

走线问题：

因为POP 封装已经集成了DDR内层部分了。也就省去了内存部分走线考虑了。但是焊盘密度非常高。大部分工程师还是在这里被难住了。

走线也只能简单说明一下线宽线距  CPU 下面有少量3.5MIL 的线宽线距。其他地方都是4MIL 以上。

 

 

还有不明白的地方可以联系我们

夜猫PCB工作室  www.ympcb.com   网站上有案例,网站上也有提供POP 封装库的PADS格式封装下载。

 

 

另外需要设计外包这个PCB设计可以联系我。

 

 

转载请注明出处：夜猫PCB工作室www.ympcb.com