日志
写调平 Write leveling
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多个DDR4的地址命令控时钟信号采用fly-by拓扑，fly-by结构的好处是减少这些信号线的stub和长度。但是也引入一个问题：每个DRAM 的clock 和 DQS 之间的flight-time skew 这使得DDR 控制器很难获取到tDQSS,tDSS,tDSH 这三个参数的值，因此器件支持写调平功能，Write leveling。写调平是调节DQS和CK之间的延迟。在写的时候，DQS方向是由控制器给到DDR,DDR用DQS的上升沿去采样控制器给到它的CK，然后通过DQ引脚反馈给控制器。控制器重复的调整DQS的延时，使得DRAM能够采样到CK的跳变，这样控制器就获得了tDQSS 参数。tDQSS 是一个范围，DRAM datasheet给出最小最大值，入MT40A1G8 的-0.27ck~0.27 ck
