抗干扰体现在2个方面，一是硬件设计上，二是软件编写上。

重点提醒：在MCU设计中主要抗干扰设计是在硬件上，软件为辅。因为MCU的计算能力有限，所以要在硬件上花大工夫。

干扰的途径：

1：干扰信号干扰MCU的主要路径是通过I/O口，一是影响了MCU的数据采集，二是影响内部其它寄存器。

2：电源干扰：MCU虽然适应电压较宽(3-5。5V)，但对于电源的波动却很敏感，比如说MCU可以在3V电压下稳定工作，但却不能在电压在3V-5。5V波动的情况下稳定工作。

解决方法：用电源稳压块，做好电源的滤波等工作，提示：一定要在电源旁路并上0。1UF的瓷片电容来滤除高频干扰，因为电解电容对超过几十KHZ的高频干扰不起作用。

3.上下电干扰：但每个MCU系统在上电时候都要经过这样一个过程，所以要尤其注意。

　　MCU虽然可以在3V电压下稳定工作，但并不是说它不能在3V以下的电压下工作，当然在如此低的电压下MCU是超不稳定状态的。在系统加电时候，系统电源电压是从0V上升到额定电压的，比如当电压到2V时候，MCU开始工作了，但这时是超不稳定的工作，极容易跑飞。

　　解决方法：1让MCU在电源稳定后才开始工作。PIC在片内集成了POR(内部上电延时复位)，这功能一定要在配置位中打开。

　　外部上电延时复位电路。有多种形式，低成本的就是在复位脚接个阻容电路。高成本的是用专用芯片。这方面的资料特多，到处都可以查找。

　　最难排除的就是上面第一种干扰，并且干扰信号随时可以发生，干扰信号的强度也不尽相同。

　　但它们也有相同点：干扰信号也遵循欧姆定律，干扰信号偶合路径无非是电磁干扰，一是电火花，二是磁场。

　　其中干扰最厉害的是电火花干扰，其次是磁场干扰。电火花干扰表现场合主要是附近有大功率开关、继电器、接触器、有刷电机等。磁场干扰表现场合主要是附近有大功率的交流电机、变压器等。

　　解决方法：第一点：也是最经典的，就是在PCB步线和元件位置安排上下工夫，这中间学问很多，说几天都说不完^^。

二：综合考虑各I/O口的输入阻抗，采集速率等因素设计I/O口的外围电路。

　　一般决定一个I/O口的输入阻抗有3种情况：

　　A：I/O口有上拉电阻，上拉电阻值就是I/O口的输入阻抗。

　　一般大家都用4K-20K电阻做上拉，(PIC的B口内部上拉电阻约20K)。

　　由于干扰信号也遵循欧姆定律，所以在越存在干扰的场合，选择上拉电阻就要越小,因为干扰信号在电阻上产生的电压就越小。

　　由于上拉电阻越小就越耗电，所以在家用设计上，上拉电阻一般都是10-20K，而在强干扰场合上拉电阻甚至可以低到1K。

　　(如果在强干扰场合要抛弃B口上拉功能，一定要用外部上拉。)

　　B：I/O口与其它数字电路输出脚相连，此时I/O口输入阻抗就是数字电路输出口的阻抗，一般是几十到几百欧。

　　可以看出用数字电路做中介可以把阻抗减低到最理想，在许多工业控制板上可以看见大量的数字电路就是为了保证性能和保护MCU的。

　　C：I/O口并联了小电容。

　　由于电容是通交流阻直流的，并且干扰信号是瞬间产生，瞬间熄灭的，所以电容可以把干扰信号滤除。但不好的是造成I/O口收集信号的速率下降，比如在串口上并电容是绝不可取的，因为电容会把数字信号当干扰信号滤掉。

　　对于一些检测开关、干簧管、霍尔元件之类的是可以并电容的，因为这些开关量的变化是不可能有很高的速率的，并一个小电容对信号的采集是没任何影响的。

在研制带器的电子产品时，如何提高抗干扰能力和电磁兼容性？

一、下面的系统要特别注意抗电磁干扰：

1、微控制器时钟频率特别高，总线周期特别快的系统。

2、系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。

3、含微弱模拟信号电路以及高精度A/D变换电路的系统。

二、为系统的抗电磁干扰能力采取如下措施：

1、选用频率低的微控制器

选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。

2、减小信号传输中的畸变

微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，系统噪声。当Tpd＞Tr时，就成了一个传输线问题，考虑信号反射，阻抗匹配等问题。

信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns。

在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns。也说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。

当信号的上升时间快于信号延迟时间，就要快电子学。要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块的信号传输，要避免出现Td＞Trd的，印刷线路板越大系统的速度就越不能太快。

用以下结论归纳印刷线路板设计的一个规则：

信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。

3、减小信号线间的交叉干扰

A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的是两个脉冲的迭加。

CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。局部屏蔽地，在有引结的一面引线左右两侧布以地线。

4、减小来自电源的噪声

电源在向系统提供能源的，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以它控制线最受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。

5、注意印刷线板与元器件的高频特性

在高频下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。

印刷线路板的过孔大约引起0.6pf的电容。

一个集成电路本身的封装材料引入2~6pf电容。

一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。

这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统予以特别注意。

6、元件布置要合理分区

元件在印刷线路板上排列的要充分考虑抗电磁干扰问题，原则之一是各部件的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使间的信号耦合为最小。

7、好接地线

印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段接地。

对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。

对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。

8、用好去耦电容。

好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地都要加一个去耦电容。去耦电容有两个作用：一是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也说对于10MHz以下的噪声有较好的去耦作用，对40MHz的噪声几乎不起作用。

1uf，10uf电容，并行共振频率在20MHz，去除高频率噪声的效果要好。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也这种电容。

每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。

去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf都可以。

三、降低噪声与电磁干扰的经验。

能用低速芯片就不用高速的，高速芯片用在关键地方。

串一个电阻的办法，降低控制电路上下沿跳变速率。

尽量为继电器等提供某种形式的阻尼。

使用满足系统要求的最低频率时钟。

时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。

用地线将时钟区圈起来，时钟线尽量短。

I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，用串终端电阻的办法，减小信号反射。

MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。

闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。 (10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。

印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远。

单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。

时钟、总线、片选信号要远离I/O线和接插件。

模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。

对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。

时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。

元件引脚尽量短，去耦电容引脚尽量短。

关键的线要尽量粗，并在两边加上保护地。高速线要短要直。

对噪声敏感的线不要与大电流，高速开关线平行。

石英晶体下面以及对噪声敏感的器件下面不要走线。

弱信号电路，低频电路周围不要形成电流环路。

信号都不要形成环路，如不可避免，让环路区尽量小。

每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。

用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。