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【工程源码】 Altera DDR2控制器 attach_img
DDR2控制器 ，altera ，源码 ，Local ，信号
FPGA论坛 zgmxs 2020-2-25 0 566 zgmxs 2020-2-25 18:35
DDR2控制器仿真如何修改测试文件
仿真 ，DDR2控制器 ，TEST ，Gen ，ge
FPGA论坛 lovingxiuxiu 2015-9-18 2 840 lovingxiuxiu 2015-9-21 09:53
MIG生成ddr2控制器，ddr2读数据混乱，但是是写入的数据，求解 attach_img
DDR2控制器 ，ST ，读写 ，RS ，TE
FPGA论坛 xiantingfeng 2014-3-7 2 1716 xiantingfeng 2014-4-9 10:12
ddr2控制器在ISE中映射，如何修改时钟信号的UCF约束文件
se ，映射 ，时钟信号 ，DDR2控制器 ，IO
FPGA论坛 xiantingfeng 2013-12-18 5 2306 vermouthping 2016-1-19 22:59
ISE映射ddr2控制器时提示没有限定IOSTANDARD，需要修改UCF约束文件，如何解决。
standard ，se ，ios ，DDR2控制器 ，映射
FPGA论坛 xiantingfeng 2013-12-18 5 2016 vermouthping 2016-1-19 23:02
求助，用MIG生成ddr2控制器，运行example design 提示出错
Design ，Example ，DDR2控制器 ，ge ，Gen
FPGA论坛 asdf012 2013-9-22 14 4075 z894811350 2015-12-18 14:22
使用spartan3的MIG生成的DDR2控制器如何写满整个DDR2SDRAM， attach_img
DDR2控制器 ，spartan3 ，DDR2SDRAM ，ST ，TE
FPGA论坛 zy7598865 2012-8-19 11 2660 zy7598865 2012-9-5 00:36
接着问一个用ISE设计DDR2控制器的版本问题
se ，DDR2控制器 ，BUG ，参考设计 ，UG
FPGA论坛 edacsoft 2012-8-2 4 1707 GoldSunMonkey 2012-8-6 22:33
求助：ISE13.1用spartn6生成DDR2控制器
DDR2控制器 ，se ，spartan ，AN ，引脚
FPGA论坛 水畔天蓝 2012-7-20 5 2366 水畔天蓝 2012-7-27 11:58
求教用coregen生成ddr2控制器的问题
core ，DDR2控制器 ，Gen ，RS ，k20
FPGA论坛 zhubaojun 2011-12-28 8 1787 GoldSunMonkey 2012-1-3 20:22
MIG设计DDR2控制器请教
DDR2控制器 ，内存 ，4G ，内存条 ，GB
FPGA论坛 kuige0803 2011-12-16 3 2748 mate006 2011-12-22 23:58
FPGA V5 DDR2控制器问题
FPGA ，DDR2控制器 ，内存 ，hz ，时钟
FPGA论坛 barca_zx 2011-7-14 4 3128 anhuihbo 2012-4-21 23:18
mig产生ddr2控制器，有verilog的吗？
verilog ，DDR2控制器 ，HDL ，ip核 ，VHDL
FPGA论坛 yaopingdian 2010-11-3 1 2729 supperpippo 2010-11-4 14:45