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STA不是应该做完Route 以后 分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗
routeWire电路TEST
新手园地 肉坨坨 2018-9-10 0 352 肉坨坨 2018-9-10 16:20
承接PCB设计项目 创业|外包|承接 wjk00701 2018-9-10 3 726 wjk00701 2018-9-12 16:29
skew的约束跨gen clock吗?
GengeckTEdc
新手园地 roucun 2018-9-10 0 183 roucun 2018-9-10 15:58
"is_clock_used_as_clock" attribute含义
seckTEIOcollection
新手园地 スモモ 2018-9-10 0 569 スモモ 2018-9-10 15:38
如何手动微调创建pg net补丁
NETTEcreateshapeWRITE
新手园地 白板就是这个 2018-9-10 0 439 白板就是这个 2018-9-10 15:26
问布局初始化时,site_row、cell_site和track之间距离是在哪里定义的?
TrackTEckceAC
新手园地 追光少年 2018-9-10 0 360 追光少年 2018-9-10 15:12
为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态?
TouchTEsesdck
新手园地 河童 2018-9-10 0 196 河童 2018-9-10 15:06
为什么重置sdc时,只重置clock port呢?
sddcckClocksTE
新手园地 棋王高手 2018-9-10 0 397 棋王高手 2018-9-10 15:04
无法清除clock tree上的单元,无法合并clock gate CTS
TEckCONFIGeccReset
新手园地 你说说说说 2018-9-10 0 255 你说说说说 2018-9-10 15:02
在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗?
TEhd
新手园地 白鹭hu 2018-9-10 0 141 白鹭hu 2018-9-10 14:40
Reducing clock tree power的过程
powPowerckTEresize
新手园地 kaloulin 2018-9-10 0 315 kaloulin 2018-9-10 14:34
我没有设定skew target,为什么报告里显示explicit?不应该是auto computed吗? CTS
targetTEiccomput
新手园地 棋王高手 2018-9-10 0 313 棋王高手 2018-9-10 14:30
怎么区分哪些buffer/inverter是CTS插入的,哪些是原Verilog网表里的? 新手园地 第十代火影 2018-9-10 0 374 第十代火影 2018-9-10 14:12
set_ccopt_property 用法
propertyseINVERTERTEce
新手园地 无幻 2018-9-10 0 455 无幻 2018-9-10 14:06
取消选中的instance颜色显示
ANceSTgeTE
新手园地 稻花香1号 2018-9-10 0 255 稻花香1号 2018-9-10 14:00
Fix_drv的问题
cktargetTEgeHC
新手园地 电子学长 2018-9-10 0 160 电子学长 2018-9-10 13:44
做clone的修drv, 不会导致这个gete的上一级的fanout增多,产生新的问题吗
TEgeAN
新手园地 没名字的人 2018-9-10 0 138 没名字的人 2018-9-10 13:20
clock gate 和 clock logic 有什么区别?
logicTEicck
新手园地 过期账户 2018-9-10 0 125 过期账户 2018-9-10 13:14
问func_HF 和func_ST 没有成功读入
STTEtcnivi
新手园地 哈金 2018-9-10 0 143 哈金 2018-9-10 13:12
为什么clock gate的latency会比较短?能画图解释下吗
TEck
新手园地 向日葵的武士 2018-9-10 0 156 向日葵的武士 2018-9-10 14:18