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按键的verilog问题
verilogInputnpuedgeos
FPGA论坛 hjl240 2013-4-30 1 2412 GoldSunMonkey 2013-5-1 16:05
时钟问题
时钟edgePOS引脚se
FPGA论坛 cxh_boy 2013-4-25 8 2034 cxh_boy 2013-4-27 16:22
看到一个题,数据在时钟上升沿变化 检测这个数据的方法 attach_img
时钟geACBCDedge
FPGA论坛 cuianbin 2013-3-21 12 4033 xjsxjtu 2013-3-23 22:59
边缘检测后如何保持输出一直为1
边缘检测vrgeedgeRS
FPGA论坛 aikimi7 2013-3-17 4 1538 feihong777 2013-3-18 17:19
自己写的三段式状态机程序,有点问题,请教 FPGA论坛 jlgcumt 2013-3-12 16 3179 xjsxjtu 2013-3-14 20:01
sys_reset复位信号的写法--提高可靠性
Reset信号异步edgege
FPGA论坛 DragonKing88 2013-3-7 10 3003 xjsxjtu 2013-3-29 22:52
检测边沿问题
ckedgePOS信号寄存器
FPGA论坛 廊桥拾梦 2013-2-26 8 2523 GoldSunMonkey 2013-3-27 23:27
这是一个边沿检测,但是我看不懂,我觉得检测不出啦啊,有没有大师可以给讲解一下
geedgeSTRSPOS
FPGA论坛 yushiqian2012 2013-2-24 6 1882 diego01 2013-2-26 15:55
Verilog assign和always 注意事宜 FPGA论坛 FangTT 2013-1-30 12 2665 FangTT 2013-3-18 17:14
大家帮看段程序解释下
edgePOSseosge
FPGA论坛 廊桥拾梦 2013-1-29 7 2570 zyj_hb 2013-2-1 22:25
如何同时使用上升沿和下降沿!?
geedgePOSseos
FPGA论坛 ywert000 2013-1-28 5 2726 薇儿安蓝 2013-1-31 10:31
verilog简单问题求教
verilogckgeedgetc
FPGA论坛 magic_yuan 2013-1-22 25 3629 magic_yuan 2013-3-10 00:22
VGA。。。"negedge rst_n"有无必要? attach_img
edgeRSSTVGAOutput
FPGA论坛 bitshiyan 2013-1-21 14 5289 51xlf 2013-2-1 13:28
该怎么弄?
定时timerTIedgeos
FPGA论坛 hotsauceisme 2013-1-4 5 2012 shiyinjita 2013-1-8 23:44
这样的代码风格好不好呢?
代码geRSedgeST
EDA 技术 feihong777 2012-12-6 11 2514 GoldSunMonkey 2012-12-10 21:50
RADX、Xilinx和ADI联合演示先进的可编程EdgeQAM技术方案 FPGA论坛 RadarEver 2012-11-26 3 1668 GoldSunMonkey 2012-11-27 18:08
RADX、Xilinx和ADI展示最具扩展性EdgeQAM可编程方案(ZT)
ADIXILINX编程edgeOEM
FPGA论坛 jameswangchip 2012-11-12 1 2085 xjsxjtu 2012-11-12 21:22
请问复位中有关“异步确立同步释放”的问题
异步geseedgeReset
模拟技术论坛 lanpad 2012-12-11 0 1632 lanpad 2012-12-11 10:55
提高时序和FPGA资源利用率的小技巧
FPGA时序seedge信号
FPGA论坛 ywert000 2012-12-28 2 1700 hawksabre 2012-12-28 18:23
组合逻辑与时序逻辑疑问 FPGA论坛 magic_yuan 2013-4-1 8 3598 magic_yuan 2013-4-2 10:46