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Verilog问题
verilog ，module ，DSP ，npu ，TI
万利电子 pkat 2013-6-29 5 1121 火箭球迷 2013-6-29 22:01
请问如何在PSoC Designer中设计自己的User Module？ attachment
designer ，module ，PSOC ，se ，CD
英飞凌MCU论坛 plmokn 2013-6-4 7 1567 傳說勝劍 2013-6-18 17:29
【5月24日第2题领奖】火眼金睛——Linear 技术资料大搜索！ attachment
LINEAR ，引脚 ，稳压器 ，稳压 ，module
电源技术 21小跑堂 2013-5-24 105 6404 zjsyjbb 2013-5-27 17:49
zigbee协议栈更换MCU问题
zigbee协议栈 ，MCU ，ST ，TI ，module
侃单片机论坛 xz1990 2013-5-23 2 2024 qin552011373 2013-5-23 20:32
初学者，不知道为什么没有指定的数码管也亮了，求大神。。。。 attach_img
数码管 ，AN ，TPU ，Output ，module
FPGA论坛 曾天龙 2013-5-4 13 1733 GoldSunMonkey 2013-5-6 21:19
【活动贴】光宝Camera_module_training attachment
Camera ，module ，training ，AC
EDA 技术 RaiseCom 2013-4-13 3 935 GoldSunMonkey 2013-4-17 23:08
电平敏感锁存器两种写法的优劣和区别请教
锁存器 ，电平 ，se ，Reset ，module
FPGA论坛 magic_yuan 2013-3-30 5 1920 GoldSunMonkey 2013-3-31 23:56
CoM-9G45 Low cost Linux Embedded SMD module attach_img
module ，ST ，Embedded ，linux ，SMD
供需广告 szypf 2013-3-29 3 1506 helezh 2013-9-3 14:10
error TIMER Hal Module Not Supported on Specified Target
module ，supported ，target ，timer ，ccs
德州仪器MCU syy408651 2013-3-7 2 1954 blacksword 2013-3-8 12:42
【求高手】ip核在程序中调用的格式
ip核 ，module ，FPGA ，PGA ，代码
FPGA论坛 箭猪zjy 2013-2-3 17 3094 502593045 2013-2-18 14:02
永磁同步电机控制程序中RMP module是什么模块
module ，永磁同步电机 ，电机控制程序 ，PMSM
工控、机电一体化 马尾儿 2013-1-23 3 1795 looksnow 2013-1-31 21:58
求助！NCO仿真问题
仿真 ，ST ，define ，module ，TI
FPGA论坛 lxAPP 2013-1-22 4 1862 GoldSunMonkey 2013-1-23 22:36
wifi audio module attach_img
module ，wifi ，IO ，AC ，音响
供需广告 benn 2013-1-18 2 1586 benn 2013-1-23 00:48
F4和F3中的CCM的区别 attach_img
AC ，matrix ，module ，RAM ，指令
ST MCU aozima 2013-1-15 7 3824 aozima 2013-1-16 14:31
Verilog学习心得(转)
verilog ，AD ，TE ，module ，ST
EDA 技术 梅花望青竹 2013-1-5 7 3195 青青cao 2012-7-26 15:42
module
module ，I2c ，Bridge ，ge ，maste
英飞凌MCU论坛 gongche 2012-12-30 4 1044 gongche 2012-12-30 20:23
LCD驱动
LCD驱动 ，module ，函数 ，AN ，驱动模块
嵌入式操作系统论坛 wwhhjj1 2012-12-29 1 4358 wwhhjj1 2012-12-31 10:31
使用modelsim软件完成二选一数据选择器的仿真
仿真 ，数据选择器 ，modelsim ，软件 ，module
EDA 技术 chrisyoung 2012-12-9 8 3794 GoldSunMonkey 2012-12-10 21:51
求解verilog attach_img
verilog ，AD ，module ，AC ，DM
FPGA论坛 fengyiyong 2012-12-6 15 1825 whio 2012-12-13 16:28
为什么组合逻辑always@(*)敏感信号会被综合器砍掉?(4楼已解决) attach_img
信号 ，代码 ，AC ，仿真 ，module
FPGA论坛 changan1216 2013-4-21 5 4940 Backkom80 2013-4-22 13:42
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