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给大家看一个输入波形，看能不能转变成输出波形
输出波形 ，HDL ，VHDL ，电平 ，hd
EDA 技术 yenfeng3822 2009-9-8 2 1688 yenfeng3822 2009-9-8 10:45
Verilog HDL--有限状态机 attachment
HDL ，verilog ，有限状态机
ZLG plato_yu 2011-12-5 2 1893 yangli1981 2011-12-5 14:10
ABL文件在xilinx环境中如何编译
XILINX ，编译 ，HDL ，电脑 ，芯片
FPGA论坛 jjp1984 2014-1-22 2 2360 wlt168 2014-2-10 11:19
我想请问一个项目
FPGA ，PGA ，hd ，视频采集卡 ，HDL
ZLG ufocyy 2008-1-20 2 2283 iou200400 2008-6-30 15:16
信号、变量与常量的区别
信号 ，VHDL ，hd ，HDL ，硬件
ZLG bit6019 2011-10-12 2 2628 午后苦丁茶 2011-10-14 15:56
HDL设计探究
HDL ，信号 ，se ，时钟 ，Reset
FPGA论坛 ywert000 2012-10-31 2 1412 strouledfox 2012-10-31 18:22
标准库函数报错改怎么修改，求指教
库函数 ，HDL ，HDLC ，hd ，ni
ST MCU yinq123 2015-12-10 2 1417 lizhuang_1 2015-12-10 20:56
Verilog HDL 在电子设计的快速发展 attach_img
电子 ，verilog ，verilo ，hd ，HDL
Microchip shaler 2024-9-14 2 1253 shaler 2024-9-18 17:20
请教!高手请进!
se ，hd ，HDL ，ROM ，logic
EDA 技术 hont124 2008-3-28 2 3172 风中的舞者 2008-3-28 14:41
如何阅读HDL程序
HDL ，信号 ，电路 ，仿真 ，时序
ZLG 亦正亦邪 2010-1-17 2 1777 20801233 2010-1-17 16:17
请教大家一个问题
EDA ，HDL ，verilog ，VerilogHDL ，硬件
EDA 技术 zjsyjbb 2012-1-1 2 1758 utopiaworld 2012-1-7 13:51
Cadence 16.5 Concept HDL原理图反标后每个元件出现CDS_PART_NAME信息 attach_img
cadence ，CONCEPT ，HDL ，元件 ，原理图
电子技术交流论坛 文心雕龙7 2017-4-1 2 1440 文心雕龙7 2017-4-13 22:23
veriloghdl里 位数不同的两个变量怎么赋值 啊
HDL ，verilog ，VerilogHDL ，verilo ，hd
EDA 技术 _horse 2007-9-19 2 4227 _horse 2007-9-19 21:24
max7128sLC84 怎么做一个脉冲中断
SLC ，脉冲 ，HDL ，VHDL ，时序
FPGA论坛 lotus_1984 2010-11-3 2 2216 lotus_1984 2011-1-17 10:34
Testbench对HDL模块进行功能仿真 attachment
HDL ，testbench ，功能仿真 ，ic ，des
ZLG bairan168 2011-2-21 2 1801 -自己人 2011-2-23 12:33
编程问题，求大神拯救
编程 ，计数器 ，异步复位 ，hdl语言 ，HDL
EDA 技术 小生活007 2014-11-3 2 1321 gaochy1126 2014-11-8 12:29
modelsim时序仿真问题
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FPGA论坛 k200zhuangzi 2014-11-22 2 1041 k200zhuangzi 2014-11-24 14:35
问：VHDL与AHDL语言
AHDL ，HDL ，VHDL ，hdl语言 ，hd
嵌入式操作系统论坛 dong2007 2008-6-8 2 2397 dong2007 2008-6-21 21:24
help
HDL ，VHDL ，硬件 ，音乐播放 ，hd
ZLG hjh2008 2008-4-29 2 1737 hjh2008 2008-4-30 11:18
VHDL类属参数在verilog中怎么对应？
HDL ，verilog ，VHDL ，verilo ，hd
FPGA论坛 andyany 2010-11-9 2 3427 andyany 2010-11-10 17:07
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