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verilog仿真文件数组初始化出错 attach_img
verilo ，verilog ，仿真
FPGA论坛 比神乐 2023-7-28 2 4350 比神乐 2023-10-28 09:49
如何用verilog实现时钟的相位延迟？
verilog ，时钟 ，相位 ，verilo
FPGA论坛 技术达人 2014-2-24 2 4778 GoldSunMonkey 2014-3-6 00:08
veriloghdl里 位数不同的两个变量怎么赋值 啊
HDL ，verilog ，VerilogHDL ，verilo ，hd
EDA 技术 _horse 2007-9-19 2 4258 _horse 2007-9-19 21:24
全国高校FPGA教学师资培训班
FPGA ，嵌入式 ，verilog ，verilo ，嵌入式系统
供需广告 unbj 2010-12-6 2 2441 fpgaw 2011-1-13 12:02
我在以前的代码基础上，又加入部分的代码，逻辑单元使用量竟然减少了，求告知
代码 ，altera ，verilo ，芯片 ，verilog
FPGA论坛 郭一 2016-8-13 2 908 wx85105157 2016-8-22 09:25
关于I2C的问题
I2c ，core ，verilog ，软核 ，verilo
ZLG talent2008 2008-3-24 2 1694 talent2008 2008-3-25 15:17
verilog 的IEEE标准 1364-2001 attachment
IEEE ，verilog ，verilo ，ieee标准
FPGA论坛 viatuzi 2012-3-24 2 2396 GoldSunMonkey 2012-9-7 17:56
verilog乘法、除法器
verilog ，除法器 ，verilo ，乘法器
FPGA论坛 caiwenwen355 2011-5-17 2 3029 shuiyangyang 2011-5-19 23:12
verilog--虚拟器件和虚拟接口模型 attachment
verilog ，器件 ，接口 ，模型 ，verilo
ZLG plato_yu 2011-12-5 2 2316 xlhtracy 2011-12-20 12:51
请问 Verilog 2个**代表什么?
verilog ，verilo ，ADDR ，DDR ，AD
FPGA论坛 nono2000 2012-9-21 2 3368 GoldSunMonkey 2012-11-10 22:05
verilog问题
verilog ，verilo
FPGA论坛 jlgcumt 2012-11-14 2 1356 jlgcumt 2012-11-14 20:07
Quartus 都不支持那些Verilog语法啊？有没有人统计过？
Quartus ，UART ，verilog ，verilo
EDA 技术 youcanh 2007-11-23 2 2398 jzt369 2007-11-25 08:53
如何用异步fifo实现跨时钟的数据转换
时钟 ，异步FIFO ，数据转换 ，verilog ，verilo
FPGA论坛 chenqinte 2010-9-10 2 2777 wxfxwk1986 2010-9-11 11:25
Verilog大量例程 attachment
verilog ，verilo ，AC
FPGA论坛 dameihuaxia 2020-8-8 2 647 AKOO 2020-8-25 11:21
辛苦各位仁兄进来干看看，关于18B20测温的研究 attachment
18b20 ，测温 ，verilo ，Verilog语言 ，硬件电路
EDA 技术 LANSE1234 2009-12-17 2 2486 LANSE1234 2009-12-26 21:21
请教Verilog中case书写用法
verilog ，verilo ，se
FPGA论坛 s_h_q 2015-1-6 2 2189 littbi 2017-12-17 11:19
今天郁闷坏了
LED ，CPLD ，verilo ，测试程序 ，总线
侃单片机论坛 lelee007 2007-12-10 2 1470 lelee007 2007-12-10 18:03
verilog 可综合问题
verilog ，verilo ，FPGA ，PGA ，小程序
FPGA论坛 magic_yuan 2011-10-5 2 1997 magic_yuan 2011-10-8 14:23
初学verilog，前辈推荐几本好书。
verilog ，verilo
FPGA论坛 huaiyuan 2011-12-16 2 1986 summuy 2011-12-21 11:15
3*3窗口生成模块，用于生成滤波的滑动窗口，得到窗口内的所有元素数据
滤波 ，滑动窗口 ，verilog ，代码 ，verilo
FPGA论坛 魔人布欧 2016-8-24 2 1139 魔人布欧 2016-8-25 20:00
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