已有 758 次阅读2009-12-10 14:22 |个人分类:Verilog|系统分类:EDA/PLD
前不久在论坛发了个帖子询问关于ALWAYS模块的敏感量的问题,
主要就是同一个ALWAYS模块(组合逻辑),敏感列表一个把敏感量写全,一个只写一部分,
经过高手点拨,知道后一种写法是不正确的,至于综合出什么电路,没人试过。
今天看书(数字设计,Wakerly),书上介绍,对于这两种不同写法,仿真效果不同,
是否执行ALWAYS块的内容是按照敏感量列表来仿真的,而两者综合的电路是完全一样的。
所以后一种写法虽然不影响综合,不过在仿真是却可能掩盖一部分内容。所以不能写成第二种写法!!!
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