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萌新询问关于fpga管脚约束的问题
本帖最后由 snail180313 于 2021-4-10 10:27 编辑
如题，目前在使用已有的项目和板卡进行fpga的入门学习。xilinx芯片，fpga+9054的板卡设计，ise环境。过程中发现verilog中涉及到的输入输出引脚，有一些引脚在.ucf文件中并未进行引脚约束。想询问一下未进行约束的输入输出信号的引脚配置是如何的。引脚电压标准是LVTTL。
如题，目前在使用已有的项目和板卡进行fpga的入门学习。xilinx芯片，fpga+9054的板卡设计，ise环境。过程中发现verilog中涉及到的输入输出引脚，有一些引脚在.ucf文件中并未进行引脚约束。想询问一下未进行约束的输入输出信号的引脚配置是如何的。引脚电压标准是LVTTL。
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好的 多谢大佬回答 新手刚入门嘛 可能板卡就有些旧了
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2021-04-14
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2021-04-14
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