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新手求助大家 attach_img
脉冲 ，verilog ，Verilog语言 ，verilo
FPGA论坛 spspssp 2012-12-11 2 1173 cuianbin 2012-12-11 20:10
求解verilog attach_img
verilog ，AD ，module ，AC ，DM
FPGA论坛 fengyiyong 2012-12-6 15 2358 whio 2012-12-13 16:28
求解verilog
verilog ，AD ，module ，DM ，代码
ZLG fengyiyong 2012-12-6 0 1666 fengyiyong 2012-12-6 22:56
如何将自己写的VHDL/verilog模块封装成IP核?
ip核 ，verilog ，VHDL ，封装 ，App
FPGA论坛 onenavigator 2012-12-6 2 2691 hawksabre 2012-12-6 21:31
PSOC 能够使用Verilog 写自定义的外色吗？ attachment
PSOC ，SOC ，verilog ，verilo ，ps
英飞凌MCU论坛 yoyofair 2012-12-6 4 1972 PSoC小子 2012-12-6 20:32
请大家看看我的小i程序有什么问题(请尽量指出)
C语言 ，HDL ，LED ，verilog ，VerilogHDL
FPGA论坛 pihois 2012-11-30 7 1999 jahnson066 2012-12-4 12:11
FPGA求助
FPGA ，HDL ，hd ，verilog ，VerilogHDL
FPGA论坛 gibenlin 2012-11-30 4 1238 seavend0603 2012-12-4 08:41
在verilog中用assign赋值错误原因
verilog ，lh ，ST ，state ，TE
FPGA论坛 gibenlin 2012-11-30 2 2307 loansat 2012-11-30 17:03
Verilog HDL---复杂数字系统的构成
HDL ，verilog ，数字系统 ，控制 ，电路
FPGA论坛 mucanhin 2012-11-30 6 2157 GoldSunMonkey 2012-12-2 20:07
verilog_FPGA实例 attachment
FPGA ，PGA ，verilog ，verilo
FPGA论坛 liugp25 2012-11-29 6 2237 bulonghu 2013-1-5 16:44
用verilog写两个数差的绝对值
verilog ，verilo ，AD
FPGA论坛 wrigleymint 2012-11-27 8 3709 hawksabre 2012-11-30 18:39
求助：verilog的ODDR2使用问题
verilog ，DDR ，ST ，TE ，AI
FPGA论坛 wrigleymint 2012-11-27 1 3635 wrigleymint 2012-11-27 17:01
verilog 不可综合语句
verilog ，TI ，阻塞 ，se ，阻塞赋值
FPGA论坛 dwananqinyan 2012-11-27 11 2303 hawksabre 2012-12-6 21:32
verilog的问题 attachment
verilog ，AD ，module ，ST ，TE
FPGA论坛 fengyiyong 2012-11-26 8 1581 GoldSunMonkey 2012-11-27 18:04
verilog的问题 attach_img
verilog ，AD ，module ，ST ，TE
DSP 技术 fengyiyong 2012-11-26 0 2031 fengyiyong 2012-11-26 10:54
Verilog非阻塞赋值的仿真/综合问题 -下
verilog ，仿真 ，阻塞赋值 ，RS ，ST
FPGA论坛 lxAPP 2012-11-20 5 2885 GoldSunMonkey 2012-11-20 17:28
Verilog非阻塞赋值的仿真/综合问题 -上
阻塞赋值 ，仿真 ，verilog ，编码 ，ST
FPGA论坛 lxAPP 2012-11-20 13 2744 GoldSunMonkey 2013-5-6 21:22
新手使用FPGA中遇到的问题请教
FPGA ，信号 ，inout ，verilog ，编程
FPGA论坛 wuhaidianzi 2012-11-28 4 2393 Backkom80 2012-11-29 08:03
ISE打开verilog工程无法显示源文件问题 attach_img
verilog ，源文件 ，verilo ，se ，AC
FPGA论坛 RaiseCom 2012-12-9 8 2277 GoldSunMonkey 2012-12-14 22:27
Verilog HDL语言always块未声明positive或negative导致的时钟不对准 attach_img digest
时钟 ，verilog ，Positive ，negative ，hdl语言
FPGA论坛 FangTT 2012-12-9 5 2837 薇儿安蓝 2013-1-30 13:52
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