日志
Altera的PLL 第二部分
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本文翻译自Alteractel的PLL.pdf一文，供参考。没有校对，如发现错误请用邮件与本人联系。欢迎指正错误或不准确之处。由于日志的关系，图无法贴上，需要的朋友请与我联系。由于文章较长，分为2个部分上载。
可编程占空比
可编程占空比特性允许你设置PLL时钟输出占空比。占空比是时钟输出高/低时间相对于总时钟周期的比率，它用高时间的百分数表示。这特性支持在所有3个PLL定标器 (G0, G1, and E)。
占空比是通过对定标器使用低或高的时间计数器设置实现的。Quartus II 软件使用输入频率和目标乘法/除法比率来选择定标器。占空比精度由定标器值（在一个PLL时钟输出）决定，并且被定义为50%除以定标器值。例如，如果定标器值=3，允许占空比精度= 50% / 3 = 16.67%.
因为altpll megafunction 不认可占空比非整数值，允许占空比为17、33、50和67%。
预期确实的限制，你不能达到一个84% 的占空比，因为对于一个给定的计数器值，你不能达到最接近100% 的值。
无论如何，你可以通过选择17%占空比和颠倒PLL时钟输出，获得84%的占空比。例如，如果G0计数器= 10，5%增量是可能的----对于占空比选择介于5 和 90%之间。
外部时钟输出External Clock Output
对于通用外部时钟或是源同步传输，每个PLL提供一个单端或是LVDS外部时钟输出。
E计数器输出驱动PLL外部时钟输出(e0)，它仅仅能够供给PLL[2..1]_OUT引脚，不能到内部逻辑。你可以在所有3个时钟反馈模式中使用PLL[2..1]_OUT。
EP1C3器件（100-pin 封装）和EP1C6 PLL2（144-pin封装）没有提供一个外部时钟输出。
PLL[2..1]_OUT 引脚是双功能引脚，意味着这引脚不是必须用于PLL，它们是可以利用的用户GPIO引脚。PLL[2..1]_OUT pins I/O标准支持列于表6–7。
全文完
